4. MOS CAPACITOR의 Surface Accumulation

이 포스팅은 PC에 최적화 되어 있습니다.

(a) P-Type Si Substrate MOS CAPACITOR의 Energy Band Diagram

1.Surface Accumulation이란 무엇인가?

 

Surface accumulation이라는 단어를 단순히 해석만 해보면 "표면 축적"이라고 이해할 수 있습니다.

"어떠한 것"이 표면에 축적이 된다는 이야기지요. 그렇다면 뭐가 표면에 축적된다는 이야기일까요?

그것은 바로 Oxide와 P-Substrate사이의 interface, 즉 Surface에 축적되는 Majority Carrier를 이야기합니다.

 

그렇다면 얼마나 모이길래 '축적'된다고 할까요? Substrate에 doping된 Acceptor의 농도보다 Surface에 훨씬 더 높은 농도의 Majority Carrier Concentration이 생기게 됩니다. 간단히 예를 들어, Substrate에는 10^15[cm-3] 정도가 doping 되어있다면, Surface에는 10^18 [cm-3]정도의 농도를 가진 Majority Carrier가 존재하게 되는 상태를 말합니다. 이만하면 축적이라고 할만하죠? 

 

ps(Surface Hole) >> Na(doped acceptor)

 

수식적인 표현은 상기와 같습니다.

 

 

2. 어떻게 확인할 수 있나?

 

(a) P-Type Si Substarte MOS Capacitor의 Energy Band Diagram을 보면 알 수 있습니다.

P-Substrate와 SiO2 Oxide의 interface쪽에 주목해주세요. Fermi Level Ef가 Valenced Band보다 밑에 있다는 것을 확인할 수 있습니다. 반면에 P-Substarte의 Bulk쪽, 방향으로 오른쪽을 본다면 Fermi Level이 Valenced Band보다 위쪽에 위치하게 됩니다.

 

Fermi Level이 무엇일까요? 바로 Electron과 Hole의 분포에 대해 나타내는 Energy Level입니다.

Bulk쪽에서는 Valenced Band가 Fermi Level에서 멀고 Surface쪽으로 올수록 Fermi Level이 Valenced Band에 가까워집니다. 이런 상태를 Hole의 관점에서 본다면, Bulk에서는 Majority Carrier인 Hole의 농도가 적은 편인데 Surface로 가까이 올수록 Hole의 농도가 증가한다는 것입니다. 다시 말해서 표면에 Hole이 '축적'되는 것을 Energy Band 상에서 Valenced Band와 Fermi Level의 관계를 보고 확인할 수 있습니다.

 

(b) N+ Gate, P-Si Substrate Energy Band Diagram

 

(c) N+ Gate, P-Si Substrate MOS CAP, Surface Accumulation Energy Band Diagram

3. 어떨 때 이런 일이 발생하는거지?

 

Gate에 특정 전압을 가할 때 다음과 같은 일이 일어납니다.

N+Gate와 P-Type Si 기판을 기준으로 보았을 때, Gate에 (-) 전압을 가하게 되면 이런 일이 발생합니다.

 

바로 앞 포스팅에서 MOS CAPACITOR의 기준은 Flat Band 상태라고 언급했던 적이 있습니다. Flat Band 기준으로 어떤 전압을 가했을 때 다음과 같은 일이 발생하는지 설명하겠습니다.

 

먼저 (b)를 봐주세요. Gate에 (-) 전압을 가한다는 것은 에너지적인 측면으로 보았을 때 Gate의 Energy Band diagram은 상대적으로 위로 올라가고, Body쪽의 Energy Band diagram은 상대적으로 아래로 내려가는 것을 뜻합니다. 이에 대한 해석은 우리가 앞에서 공부했던 내용에 포함되어 있습니다 ( E(x) = Const - qV(x) 라는 것이 있었죠? 전압은 에너지에 항상 반대되는 부호를 가진다고 보시면 됩니다.) Flat Band 상태에서 (-)전압을 가했을 때의 Energy Band의 모습은 (c) 그림과 같게 됩니다.

 

 

(d) N+ Gate, P-Si Substrate @ Vg < Vfb

좀 더 직관적으로 알기 쉽게 설명을 드리기 위해 (d) 그림을 봐주세요.

 

Gate에 Vfb보다 낮은 전압 Vg를 가해주게 된다면 Gate에는 (-)전압에 밀려서 (-)Charge가 Oxide와 Gate의 interface로 밀려가게 됩니다. 그렇다면 Charge Neutrality에 의해서 Body쪽에서도 그에 걸맞는 (+) Charge의 변화가 일어나야 합니다. 따라서 Substrate와 Oxide의 Interface에는 평소보다 더 많은 (+) Charge가 생겨야 합니다. 혹은 이렇게 생각할 수도 있겠지요. "Gate에는 (-) 전압이 걸려서 (+) Charge가 Body에서 Gate쪽으로 끌려오려한다. 하지만, Oxide에 막혀서 끌려오지 못하면서 (+) Charge는 표면에 축적되게 된다."

 

결과적으로 Oxide를 중심으로 양쪽에 (-)와 (+) Charge가 모여있는 형태를 가지게 됩니다. Charge가 모여있는 상황이기 때문에 이는 하나의 Capacitor로 동작하고 있는 것으로 볼 수 있습니다. 그렇기 때문에 위와 같은 소자가 MOS Capacitor라는 이름을 가지는 것이기도 합니다. 

 

 

MOS Capacitor에서 Surface Accumulation에 관한 설명은 위의 포스팅으로 마치겠습니다.

앞선 포스팅은 아래 링크를 참고 부탁드립니다.

2018/07/24 - [Device Physics/MOS Capacitor] - 1. MOS Capacitor의 구조 / Device Physics

2018/07/24 - [Device Physics/MOS Capacitor] - 2. Equilibrium of MOS Capacitor / Device Physics

2019/07/18 - [Device Physics/MOS Capacitor] - 3. MOS CAPACITOR의 Flat Band